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英特尔公布“真正的”10纳米制程

英特尔今天公布了10纳米工艺制程的消息,这无异于一个重磅炸弹。目前全球性能最高的是14纳米晶体管,业内大多数使用的还算是14/16/20纳米制程,英特尔的10纳米工艺预计会领先整整一代。

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10纳米提高了晶体管密度并降低了单个晶体管成本

英特尔10 纳米工艺使用了超微缩技术 (hyper scaling),充分运用了多图案成形设计 (multi-patterning schemes),可以助力英特尔延续摩尔定律的经济效益,从而推出体积更小、成本更低的晶体管。未来英特尔10纳米制程将用于制造英特尔全系列产品。

 

在工艺方面,英特尔10纳米制程的最小栅极间距从70纳米缩小至54纳米,且最小金属间距从52纳米缩小至36纳米。尺寸的缩小使得逻辑晶体管密度可达到每平方毫米1.008亿个晶体管,是之前英特尔14纳米制程的2.7倍,大约是业界其他“10纳米”制程的2倍。

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英特尔10纳米把逻辑晶体管密度提高了2.7倍

性能上,相比之前的14纳米制程,英特尔10纳米制程提升高达25%的性能和降低45%的功耗。相比业界其他所谓的“10 纳米”,英特尔10纳米制程也有显着的领先性能。

 

另外,英特尔执行副总裁 Stacy J.Smith 还向全世界首次展示了以最新 10 纳米制程技术所打造的晶圆,这也是未来 Cannon Lake CPU 的最基础的部分,并将会在 2017 年底前正式投产 10 纳米制程技术的处理器。

 

关于制程节点的命名,英特尔也似乎对现在的“乱象”有些自己的看法。

自从戈登·摩尔提出摩尔定律之后,英特尔方面似乎很久没有就这个方面发表过评论了。业界关于这个定律的未来反面也有了很多微评,甚至开始质疑这个公司的可持续性。英特尔方面在日前表示,这个定律毫无疑问将会继续有效。另外,英特尔还对工艺节点的命名提出了自己的看法。


英特尔联合创始人戈登·摩尔在半世纪前提出的摩尔定律,是指每代制程工艺都要让芯片上的晶体管数量翻一番。纵观芯片每代创新历史,业界一直遵循这一定律,并按前一代制程工艺缩小约 0.7倍来对新制程节点命名,这种线性微缩意味着晶体管密度翻番。因此,出现了90纳米、65纳米、45纳米、32纳米——每一代制程节点都能在给定面积上,容纳比前一代多一倍的晶体管。

 

但是最近,也许是因为制程进一步的微缩越来越难,一些公司背离了摩尔定律的法则。即使晶体管密度增加很少,或者根本没有增加,但他们仍继续为制程工艺节点命新名。结果导致这些新的制节点名称根本无法体现位于摩尔定律曲线的正确位置。

 

行业亟需一种标准化的晶体管密度指标,以便给客户一个正确的选择。客户应能够随时比较芯片制造商不同的制程,以及各个芯片制造商的“同代”产品。但半导体制程以及各种设计日益复杂使标准化更具挑战性。

 

如果要标准化,有一种简单的计算公式就是用栅极距(栅极宽度再加上晶体管栅极之间的间距)乘以最小金属距(互连线宽度加上线间距),但是这并不包含逻辑单元设计,而逻辑单元设计才会影响真正的晶体管密度。另一种计算公式——栅极距乘以逻辑单元高度——是纠正上述缺失朝着正确方向的一步。但是这两种计算公式,都没有充分考虑到一些二阶设计规则。它们都不能真正衡量实际实现的晶体管密度,因为它们都没有试图说明设计库中不同类型的逻辑单元及这些指标量化相对于上一代的相对密度。行业真正需要的是给定面积(每平方毫米)内的晶体管绝对数量。另一种极端的公式,简单地用一个芯片的总晶体管数除以面积是毫无意义的,因为大量设计决策都会对它产生影响——例如缓存大小和性能目标等因素,都会导致这个值发生巨大变化。

 

此时是让我们重新启用曾经流行但一度“失宠”的一个计算公式了,它基于标准逻辑单元的晶体管密度,并包含决定典型设计的多个权重因素。尽管任何设计库中都有很多标准单元的选择,但是我们可以拿出一个普及的、非常简单的单元——2输入 NAND单元(4个晶体管),以及一个比较复杂、但也非常常见的单元:扫描触发器(SFF)。这能够推导出之前被接受的晶体管密度测量公式。

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每个芯片制造商在提到制程节点时,都应披露用这个简单公式所测算出的MTr/mm2 (每平方毫米晶体管数量(单位:百万))单位中逻辑晶体管密度。逆向工程公司可随时验证这个数据。

 

但还有一个重要的指标也不能忽略:SRAM单元尺寸。由于不同的芯片中有各种SRAM到逻辑的比率,最好在NAND SFF密度指标旁边,分别标注SRAM单元尺寸。

 

通过采用这个计算公式,行业可以厘清制程节点命名的混乱状况,从而专心致志推动摩尔定律向前发展。


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