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三星宣布7nm LPP工艺芯片量产:性能增加20%

10月18日消息,根据外媒AnandTech的消息,三星工厂周三表示,它已经开始使用其7LPP制造技术生产芯片,该技术使用极紫外光刻(EUVL)制作选择层。新的制造工艺将使三星能够显着提高芯片的晶体管密度,同时优化其功耗。此外,EUVL的使用使三星能够减少每个芯片所需的掩模数量并缩短其生产周期。

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这家半导体制造商表示,7LPP制造技术可以减少40%的面积(同样的复杂性),同时降低50%的功耗(在相同的频率和复杂度下)或性能提高20%(在相同的功率和复杂性下) )。看起来,选择层使用极紫外光刻技术使三星Foundry能够在其下一代SoC中放置40%以上的晶体管并降低其功耗,这是移动SoC的一个非常引人注目的主张,将由其母公司使用。

 

三星在其位于韩国华城的Fab S3生产7LPP EUV芯片。该公司每天可以在其ASML Twinscan NXE:3400B EUVL步进扫描系统和每个280 W光源上处理1500个晶圆。三星没有透露它是否使用薄膜来保护光掩模免于降级,但仅表明使用EUV可以将芯片所需的掩模数量减少20%。此外,该公司表示,它已经开发出专有的EUV掩模检测工具,可以在制造周期的早期进行早期缺陷检测并消除缺陷(这可能会对产量产生积极影响)。

 

三星Foundry没有透露其首先采用其7LPP制造技术的客户名称,但仅暗示使用它的第一批芯片将针对移动和HPC应用。通常,三星电子是半导体部门的第一个采用其尖端制造工艺的客户。因此,预计到2019年,三星智能手机将推出一款7nm SoC。此外,高通将采用三星的7LPP技术作为其“Snapdragon 5G移动芯片组”。

 

“随着EUV工艺节点的引入,三星在半导体行业引领了一场静悄悄的革命,” 三星电子代工销售和营销团队执行副总裁Charlie Bae说。“晶圆生产方式的这种根本性转变使我们的客户有机会以卓越的产量,减少的层数和更高的产量显着提高产品的上市时间。我们相信7LPP不仅是移动和HPC的最佳选择,也适用于广泛的尖端应用。“

 

三星的7LPP制造技术优于公司专为移动SoC设计的10LPP,具有令人印象深刻的优势。同时,为了使该流程对广泛的潜在客户具有吸引力,该代工厂提供了一套全面的设计支持工具,接口IP(控制器和PHY),参考流程和先进的封装解决方案。

 

此时,7LPP得到了众多三星高级代工生态系统(SAFE)合作伙伴的支持,包括Ansys,Arm,Cadence,Mentor,SEMCO,Synopsys和VeriSilicon。除此之外,三星和上述公司还提供HBM2 / 2E,GDDR6,DDR5,USB 3.1,PCIe 5.0和112G SerDes等接口IP解决方案。因此,2021年及之后的SoC芯片开发商将依靠PCIe Gen 5和DDR5开始设计他们的芯片。

 

至于封装,使用7LPP EUV技术制造的芯片可以与2.5D硅插入器(如果使用HBM2 / 2E存储器)以及三星的嵌入式无源基板耦合。

 

如上所述,三星在其Fab S3上安装了EUV生产工具,后者仍然拥有大量的DUV(深紫外线)设备。由于EUVL仅用于选择7LPP芯片层,因此相对有限数量的Twinscan NXE:3400B扫描仪几乎不成问题,但当三星的工艺技术需要EUV用于更多层时,可能需要扩展其EUV容量。

 

EUV光罩护膜可能延迟5nm?

市场研究机构International Business Strategies (IBS)首席执行官Handel Jones说,三星和台积电在7nm阶段都可能只将EUV用于两个芯片层,因为光罩护薄还在开发中,因此至今还未能使用。到了5nm时,他们很可能将EUV扩展至6层,但这至少要到2021年后了,届时的光罩护膜将有足够的耐用性和光传输能力。

 

Jones说:“三星大约提前了六个月采用EUV工艺,因为他们一直在DRAM和逻辑工艺中使用这一系统,但台积电在使用IP和工具方面处于领先地位,而且也有更多的客户合作关系,如超威(AMD)、苹果(Apple)、海思(HiSilicon)和英伟达(Nvidia)等。”

 

另一位分析师表示,思科(Cisco)原本是IBM代工业务的客户,目前正与台积电合作开发7nm产品。而高通的7nm设计预计将分别交由台积电和三星代工。

 

尽管如此,Jones预测这家韩国巨擘的营收可望在今年达到900亿美元,甚至到2027年可能超过1,500亿美元。从三星内存业务的成长力道来看,Jones估计其DRAM和NAND销售将分别达到50%的和45%的占有率。

 

三星可望顺利在明年6月之前开始量产5nm和4nm节点,在相同的技术基础上实现突破性的进展。Stear说,这一工艺节点的PDK预计在今年年底前发布,并将在S3厂旁为EUV打造另一条产线。

 

这三种工艺节点将使触点更接近并最终移动到闸极上方,以增加密度并减少金属间距。这是英特尔(Intel)先前针对其10nm节点所讨论的一种方法,但尚未量产。

 

Stear说:“我们正逐步处理闸极上触点(contact-over-gate)。正如有些人发现的,这是一个难以解决的问题。”

 

三星于今年5月宣布计划转向闸极全环(gate-all-around;GAA)晶体管,或称为纳米片,用于3nm节点。其目标在于将标称电压降至新低点,以持续降低功率。预计在今年六月就能提供用于3nm节点的第一版0.1 PDK。

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