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硅片逻辑里的叠层III-V射频布线

韩国的研究人员声称,针对栅长超过100nm的RF晶体管,采用硅电路的三维单片集成(M3D),可以实现最高截止频率和最大振荡频率。研究人员认为,III-V材料与硅电路的结合将促进毫米波范围内的混合信号射频模拟和数字逻辑功能的发展。


III-V材料可通过分子束外延(MBE)在磷化铟(InP)衬底上生长。沟道区是砷化铟镓(InGaAs)势垒中的砷化铟(InAs)量子阱。这导致25μm栅长(LG)“长沟道”晶体管实现了7950cm2/V-s的有效迁移率,而使用InGaAs沟道的类似晶体管的有效迁移率为5550cm2/V-s。

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图1:InGaAs HEMT / Al 2 O 3 BOX / Si结构的制造过程。

使用250°C原子层沉积(ALD)氧化铝(Al2O3)作为结合层和掩埋氧化物(BOX),将材料翻转并晶圆粘结到硅上。该结合包括氧等离子体活化和在200℃下在真空中的结合。用各种酸性混合物除去InP生长衬底和蚀刻停止层,得到绝缘体上InGaAs(InGaAs-OI)晶片。


晶体管的制造始于用磷酸、过氧化氢和水的混合物进行台面蚀刻。源极/漏极使用非合金钼/金的欧姆接触。通过光刻,柠檬酸栅极凹槽蚀刻以及铂/钛/金的电子束蒸发形成了LG为125nm的T形栅极。T头的宽度为400nm。源极-漏极距离为1.7μm。处理温度被限制为小于250℃。

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图2:硅上InGaAs-OI HEMT的工艺流程


125nm LG“短通道”器件的亚阈值摆幅在漏极偏置为0.05V和0.5V时分别为63.7mV/十倍和62.1mV/十倍。这些值接近~60mV /十年的理论极限。相应的开/关电流比为105和106。峰值跨导和最大漏极电流分别为0.5S/mm和650mA/mm。


研究人员说,栅极泄漏小于10nA/μm,这主要归因于厚的In0.52Al0.48As势垒(15nm)和隔离层(3nm)。


估计源电阻为的475.5Ω-μm。研究人员认为,其中约有78%可以追溯到厚的阻挡层,希望在以后可以减少这种阻挡层。


使用1-40GHz范围内的测量来表征频率性能。使用合适的测试结构评估了寄生元件的影响,并对其进行了修正,以给出“去嵌入”的结果:截止频率(fT)为227GHz,最大振荡频率(fMAX)为187GHz。


研究人员表示,在给定LG大于100nm的情况下,这些值是M3D RF晶体管中报道的最高值。


fMAX相对较低归因于较大的寄生栅极电阻。通过调整T形栅极结构和优化的后退火工艺,可以进一步改善我们在Si上的InGaAs-OI HEMT的fMAX。研究人员还研究了其他小组的科学文献,该团队希望能够通过各种技术来改善RF性能,从而改善当前结果。

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图3:在硅上硅III-V晶体管的基准,和硅晶体管,用于M3D RF应用


该团队还对堆叠在硅电路上的III-V器件进行了仿真。研究人员特别关注底部器件电极和金属线的背栅效应,尤其是在使用接地层减少顶层和底层之间的串扰时。已发现这些背栅效应严重影响RF性能,但通过使用较厚的层间电介质(ILD)层可以减少寄生电容,从而可以改善这些背栅效应。

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图4:用于M3D集成RF应用的硅CMOS上的仿真III-V晶体管的示意图(a)不带接地层,(b)带接地层。

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