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芯片里面有几千万的晶体管是怎么实现的?

Yike | 2017/8/10 14:25:20

关键点不是操作的步骤,而是怎么弄的那么小,毕竟,按照普通人的理解,细都头发丝就很难准确操作了,希望各位大神解释下怎么刻那么细的?


  • Logan  |   2017/8/11 17:28:29

    1,半导体工艺的历史差不多就是英特尔的历史;

    2,半导体设备的历史要看ASML、TI、KT、AMAT、TEL、安捷伦、尼康等,而先进设备看ASML跟AMAT就可以了;
    3,半导体设计的历史与现状查看高通跟联发科;
    4,半导体代工厂查看TSMC和SMIC;
    5,差不多了吧。


    上述两个答案,已经很全面了,因为从fab(就是前面朋友说的foundry,这里特指半导体生产制造代工厂,业内人以fab代称,以台积电(TSMC)为最,国内中芯国际为代表(SMIC))的PIE(全称是process integration engineer, 工艺集成工程师,fab里的岗位之一,号称是fab的灵魂,其实也就是盯着全线工艺的,当然也会做其他的事情 )出来,所以从其他方面补充一下(纯描述,无图,自行脑补吧)。


    目前芯片技术含量最高的,无疑还是电脑芯片跟手机芯片,英特尔的i7(这个不用介绍了吧)处理器里面是已经是几十亿颗晶体管了,远远超过题主说的几千万。


    将一颗颗比尘埃还小的晶体管,弄上去,是需要一些手段的,嗯,分步骤介绍如下:

    首先,得有图,以前是图纸,现在是电子图,总之,得事先规划好这些晶体管的布局,电路设计师就是做这些的,另外还有版图设计师、验证的、仿真的等,将复杂无比的电路给具现到一颗颗晶体管上面,然后就可以开始制造了。


    那么,怎么制造出来呢,答主PIE出身,对这个算是颇为熟悉,所以介绍的仔细一点。

    从MTK(就是联发科,中低端智能手机的芯片大多就是他家的,感谢联发科,让智能手机迅速普及,小米跟魅族想降价,就得继续用他们的货,便宜又好用)或高通(高端芯片代名词,特别贵,还收离谱的授权费,涉嫌垄断被搞了,不过这家公司真心牛逼)或其他厂家或design house(芯片设计公司,大把的抓,主要就是设计芯片电路的,台湾跟深圳最多)进来的需求到了fab,要生产芯片了,好,fab开始负责接单,首先确认工艺,如果客户行有余力,还会提供技术支持,不过一般都是fab自己搞定。


    几十亿颗芯片要制造出来,得有一套详细的流程,什么时候用什么机台用什么条件等,fab里叫flow,就是流水线作业,这个在产品进入量产之前,都会有几个版本的flow,调工艺条件,叫recipe。


    flow好了,就开始生产吧。

    现在的工艺条件22/28nm(SMIC的北京新厂研发任务就是承担这个使命的)台积电量产是ok的吧,不过国内还不行,技术还达不到,40/45nm的已经ok了,SMIC在生产了。目前一般的手机芯片生产过程需要涉及到数十台先进机器,数千个step(就是步骤,这个也解释我也是醉了),那么几十个机台对应几千个step,就不可避免的要重复使用,所以就有了重复的步骤,正是这一步步的重复,最终将电路图给实实在在的刻在晶圆上,fab里叫wafer,8寸(就是指wafer的直径,硅基底)是主流,12寸(直径300mm)是趋势,18寸厂(直径450mm)还得好几年,目前国内有5家12寸厂(SMIC两家,华力一家,武芯一家,还有个忘了,英特尔跟三星也有12寸厂,在大连跟西安,不过算是国外的)。


    从最开始wafer进来检测ok,开始清洗,有时候需要做外延,有时候是外延好的产品,fab里目前的工艺需要做几层oxide(氧化物层)、nitride(氮化物层),然后才是流程化的曝光、显影、刻蚀、洗边、填充、研磨(这几个术语还真不好解释,参考上个回答的图文吧)等,跟答案一的步骤类似,就不详述了。里面用到的设备都奢侈昂贵,litho区(就是黄光区,在这个区域里面主要是做光学方面的东西,包括曝光、显影、检测等)的immersion(浸润式,这个是目前光学设备的最顶尖工艺)真是顶天了,ASML(荷兰的牛逼公司,做光刻机的,最强工艺机台就是他家生产的)的一台机器跟大卡车似的,卖几亿RMB,尼康(尼康的光学镜头也是挺牛的,不过还是比不上ASML)的相对便宜些,那些可是代表半导体最顶尖的技术,EUV(深紫外光,光学波长更短,还在研发中)出来至少得再翻几番吧。


    wafer在出厂之前,要检测WAT(主要指芯片的电性能测试,主要包括电阻、电容、电压等)啊THK(主要是厚度测试,thickness)啊角度啊等,看产品需要,然后出给客户,如果客户那边检测ok,后续也没那么多麻烦事了,不然呢就得回头继续改,或者做yield improve(良率改善,就是提高芯片的良率,业界良心,55nm工艺的良率都是冲刺99%的),好麻烦的。


    再补充几句吧,答主以前做logic CMOS(逻辑电路芯片,与记忆类芯片不同,工艺复杂些)的,晶体管都是共用的,55nm摸过的,关键工艺有那么几步:AA(就是离子注入的主要位置)、poly(多晶硅材质,电压就是压在他上面)、CT(这里指下面晶体管跟上面金属线的连接层)、M1(金属线第一层,一般越先进的工艺,金属线排布越复杂,不过工艺条件差不多,以第一层来代替后续工艺),AA、Poly更是将晶体管定义出来了,关键之处不言而喻,后面的CT、metal不过是将这些晶体管连起来的管路而已,特别是metal,都是重复堆叠,相比较而言更考验CMP(就是研磨,现在的东西镀膜了要通过CMP磨平,金属线填充的高低起伏要靠CMP磨平,所以现在金属线的工艺水平几乎受CMP制约)的能力。


    做AA、Poly,最考验litho和etch(刻蚀,一般指离子刻蚀),怎么样曝出来符合要求的尺寸,fab叫CD(critical dimension,特征尺寸,其实就是大家常说的45nm工艺等,poly的线宽),是最核心的工艺,一般fab里最顶尖的机台和工程师就是为这个服务的,intel有鱼鳍结构的,后面或者3D晶体管,这个必须大牛才能解释清楚了。


    其实现在大多数芯片制造都是放在fab里做的,intel和三星还在坚持自己一条龙,设计、生产、产品都做了,苹果据说也买了个厂来制造,个人是不看好的,fab这东西需要积累的太多了,而且很辛苦,利润也没那么高,苹果自己搞这个,反倒是放弃了自己的长处,估计也不会花费很多心思在上面。


    另外,目前芯片制造,除了制造出有源区的晶体管,晶体管后面的布线方式也一起打包做了,就是后面的metal互连,以前用Al(铝,以前的金属线材料),现在用导电性更好的Cu(铜,现在的金属线材料),而且采用大马士革或者双大马士革工艺(镶嵌工艺,因为大马士革这个地方的玻璃、宝石镶嵌工艺很出名,所以用地名代替)来弄,Cu互连技术倒有可能是制约芯片进一步微缩的门槛,需要技术突破的地方。

    做晶体管,就不能不说离子注入,fab叫implant,用什么样的离子(B-硼,P-磷等),剂量,角度,强度,都很讲究,因为这些决定了晶体管的导电特性,先进工艺还用到了halo implant或者分批次注入等方式(这里主要是为了让离子注入浓度更均匀),也是需要技术突破的地方。


    头发很细吗,已经很粗了好吗,请不要用肉眼的判断来衡量机器的工作能力,一根头发的直径是8w纳米,而光学(肉眼可见和紫外)的特征波长有193、248、400nm多的,具体数字记不清了,不过正是光的特征波长决定了可以做多细,而immersion机台可以将193再乘以一个系数,现在的28nm技术就是用这个机台搞出来的,而至于7nm等更先进的,估计要等EUV出来。(好像有图,有时间找找贴上来,我是有多懒得找图啊)


    从普通人角度来看,怎么可能做这么细,或者可以这么理解:我有一个非常稳定的固定装置,非常精确的对准装置和检测装置,然后有一个非常细的刻刀(光的特征波长),将wafer牢牢固定之后呢,用非常细的刻刀去操作它,肉眼看不清的图案它能看清,肉眼做不到的事情它能做到,所以这就是机器的牛逼之处,感谢ASML吧,那是一家最顶尖的公司。


    而且芯片也不是所有的地方都细,一般也就AA、Poly、CT、M1细,其他的还好啦,再补充一点,所谓先进技术里那么细的,fab叫特征尺寸CD的,指的是Poly的CD,就是常说的28nm技术,45nm技术等。

    另外再吐槽一下,并不是晶体管越多越好,反正从答主的工作经验来看,越先进的工艺,问题越多,可靠性越差,为什么我们觉得以前的机子耐用,现在的机子经常死机,不是很简单的吗,以前的器件像一整个石块一样,很牢固,现在的器件像石子粘起来的石块,任何一个石子出现问题了,整个石块就崩裂了,所以功能增多的同时,是要损失寿命的。不过大家两年一换手机,也无所谓了,不是吗……


    ……补充……
    有朋友问12寸的wafer上能做多少颗芯片,以答主做过的55nm芯片为例,从6000颗到3w颗都见过,也听同事说过十几万的,看芯片设计的大小了,也跟功能有关系,有的没办法做太小,而有的没必要做很大,而且随着集成度越来越高,可能会分岔路走,一方面走功能多样化,这样芯片面积很难减小,另一方面走小芯片之后再拼接,这样wafer上的芯片只会越来越多。


  • Einstein  |   2017/8/14 9:13:16

    要想造个芯片, 首先, 你得画出来一个长这样的玩意儿给Foundry (外包的晶圆制造公司)

    (此处担心有版权问题… 毕竟我也是拿别人钱干活的苦逼phd… 就不放全电路图了… 大家看看就好, 望理解! )

    再放大...

    cool! 我们终于看到一个门电路啦! 这是一个NAND Gate(与非门), 大概是这样:

    A, B 是输入, Y是输出.
    其中蓝色的是金属1层, 绿色是金属2层, 紫色是金属3层, 粉色是金属4层...
    那晶体管(更正, 题主的"晶体管" 自199X年以后已经主要是 MOSFET, 即场效应管了 ) 呢?
    仔细看图, 看到里面那些白色的点吗? 那是衬底, 还有一些绿色的边框? 那些是Active Layer (也即掺杂层.)


    然后Foundry是怎么做的呢? 大体上分为以下几步:

    首先搞到一块圆圆的硅晶圆, (就是一大块晶体硅, 打磨的很光滑, 一般是圆的)

    此处重新排版, 图片按照生产步骤排列. 但是步骤总结单独写出.

    1. 湿洗 (用各种试剂保持硅晶圆表面没有杂质)

    2. 光刻 (用紫外线透过蒙版照射硅晶圆, 被照到的地方就会容易被洗掉, 没被照到的地方就保持原样. 于是就可以在硅晶圆上面刻出想要的图案. 注意, 此时还没有加入杂质, 依然是一个硅晶圆. )

    3. 离子注入 (在硅晶圆不同的位置加入不同的杂质, 不同杂质根据浓度/位置的不同就组成了场效应管.)

    4.1干蚀刻 (之前用光刻出来的形状有许多其实不是我们需要的,而是为了离子注入而蚀刻的. 现在就要用等离子体把他们洗掉, 或者是一些第一步光刻先不需要刻出来的结构, 这一步进行蚀刻).

    4.2湿蚀刻 (进一步洗掉, 但是用的是试剂, 所以叫湿蚀刻).

    --- 以上步骤完成后, 场效应管就已经被做出来啦~ 但是以上步骤一般都不止做一次, 很可能需要反反复复的做, 以达到要求. ---

    5 等离子冲洗 (用较弱的等离子束轰击整个芯片)

    6 热处理, 其中又分为:

    6.1 快速热退火 (就是瞬间把整个片子通过大功率灯啥的照到1200摄氏度以上, 然后慢慢地冷却下来, 为了使得注入的离子能更好的被启动以及热氧化)
    6.2 退火
    6.3 热氧化 (制造出二氧化硅, 也即场效应管的栅极(gate) )

    7 化学气相淀积(CVD), 进一步精细处理表面的各种物质

    8 物理气相淀积 (PVD), 类似, 而且可以给敏感部件加coating

    9 分子束外延 (MBE) 如果需要长单晶的话就需要这个..

    10 电镀处理

    11 化学/机械 表面处理

    然后芯片就差不多了, 接下来还要:
    12 晶圆测试
    13 晶圆打磨

    就可以出厂封装了.

    我们来一步步看:

    1上面是氧化层, 下面是衬底(硅) -- 湿洗

    2 一般来说, 先对整个衬底注入少量(10^10 ~ 10^13 / cm^3) 的P型物质(最外层少一个电子), 作为衬底 -- 离子注入


    3先加入Photo-resist, 保护住不想被蚀刻的地方 -- 光刻

    4.上掩膜! (就是那个标注Cr的地方. 中间空的表示没有遮盖, 黑的表示遮住了.) -- 光刻

    5 紫外线照上去... 下面被照得那一块就被反应了 -- 光刻

    6.撤去掩膜. -- 光刻

    7 把暴露出来的氧化层洗掉, 露出硅层(就可以注入离子了) -- 光刻

    8 把保护层撤去. 这样就得到了一个准备注入的硅片. 这一步会反复在硅片上进行(几十次甚至上百次).  -- 光刻

    9 然后光刻完毕后, 往里面狠狠地插入一块少量(10^14 ~ 10^16 /cm^3) 注入的N型物质
    就做成了一个N-well (N-井) -- 离子注入

    10 用干蚀刻把需要P-well的地方也蚀刻出来. 也可以再次使用光刻刻出来. -- 干蚀刻

    11 上图将P-型半导体上部再次氧化出一层薄薄的二氧化硅. -- 热处理

    12 用分子束外延处理长出的一层多晶硅, 该层可导电 -- 分子束外延

    13 进一步的蚀刻, 做出精细的结构. (在退火以及部分CVD) -- 重复3-8光刻 湿蚀刻


    14 再次狠狠地插入大量(10^18 ~ 10^20 / cm^3) 注入的P/N型物质, 此时注意MOSFET已经基本成型. -- 离子注入


    15 用气相积淀 形成的氮化物层 -- 化学气相积淀


    16 将氮化物蚀刻出沟道 -- 光刻 湿蚀刻

    17 物理气相积淀长出 金属层  -- 物理气相积淀

    18 将多余金属层蚀刻. 光刻 湿蚀刻

    重复 17-18 长出每个金属层

    哦对了... 最开始那个芯片, 大小大约是1.5mm x 0.8mm

    -----------------------

    啊~~ 找到一本关于光刻的书, 更新一下, 之前的回答有谬误.. 见谅见谅! :
    书名: << IC Fabrication Technology >> By BOSE

    细说一下光刻. 题主问了: 小于头发丝直径的操作会很困难, 所以光刻(比如说100nm)是怎么做的呢?

    比如说我们要做一个100nm的门电路(90nm technology), 那么实际上是这样的:

    这层掩膜是第一层, 大概是10倍左右的Die Size

    有两种方法制作: Emulsion Mask 和 Metal Mask

    Emulsion Mask:

    这货分辨率可以达到 2000line / mm (其实挺差劲的... 所以sub-micron ,也即um级别以下的 VLSI不用... )

    制作方法: 首先: 需要在Rubylith (不会翻译...) 上面刻出一个比想要的掩膜大个20倍的形状 (大概是真正制作尺寸的200倍), 这个形状就可以用激光什么的刻出来, 只需要微米级别的刻度.


    然后:

    给!它!照!相! , 相片就是Emulsion Mask!

    如果要拍的"照片"太大, 也有分区域照的方法.


    Metal Mask:

    制作过程:
    1. 先做一个Emulsion Mask, 然后用Emulsion Mask以及我之前提到的17-18步做Metal Mask! 瞬间有种Recursion的感觉有木有!!!

    2. Electron beam:

    大概长这样

    制作的时候移动的是底下那层. 电子束不移动.
    就像打印机一样把底下打一遍.

    好处是精度特别高, 目前大多数高精度的(<100nm技术)都用这个掩膜. 坏处是太慢...

    做好掩膜后:  
    Feature Size = k*lamda / NA

    k一般是0.4, 跟制作过程有关; lamda是所用光的波长; NA是从芯片看上去, 放大镜的倍率.

    以目前的技术水平, 这个公式已经变了, 因为随着Feature Size减小, 透镜的厚度也是一个问题了

    Feature Size = k * lamda / NA^2

    恩.. 所以其实掩膜可以做的比芯片大一些. 至于具体制作方法, 一般是用高精度计算机探针 激光直接刻板. Photomask(掩膜) 的材料选择一般也比硅晶片更加灵活, 可以采用很容易被激光汽化的材料进行制作.

    浸没式光刻

    这个光刻的方法绝壁是个黑科技一般的点! 直接把Lamda缩小了一个量级, With no extra cost! 你们说吼不吼啊!

    Food for Thought: Wikipedia上面关于掩膜的版面给出了这样一幅图, 假设用这样的掩膜最后做出来会是什么形状呢?

    于是还没有人理Food for thought..

    附图的步骤在每幅图的下面标注, 一共18步.
    如有错误欢迎指教!

    最终成型大概长这样:

    其中, 步骤1-15 属于 前端处理 (FEOL), 也即如何做出场效应管

    步骤16-18 (加上许许多多的重复) 属于后端处理 (BEOL) , 后端处理主要是用来布线. 最开始那个大芯片里面能看到的基本都是布线! 一般一个高度集中的芯片上几乎看不见底层的硅片, 都会被布线遮挡住.

    版权归原网站 (ANAND TECH) 以及原作者所有, 仅供示意参考(实在懒得自己画了..)

    之前的芯片图来自我自己的设计.

    ---------

    SOI (Silicon-on-Insulator) 技术:

    传统CMOS技术的缺陷在于: 衬底的厚度会影响片上的寄生电容, 间接导致芯片的性能下降. SOI技术主要是将 源极/漏极 和 硅片衬底分开, 以达到(部分)消除寄生电容的目的.

    传统:


    SOI:

    制作方法主要有以下几种(主要在于制作硅-二氧化硅-硅的结构, 之后的步骤跟传统工艺基本一致.)

    1. 高温氧化退火:

    在硅表面离子注入一层氧离子层

    等氧离子渗入硅层, 形成富氧层


    高温退火

    成型.

    或者是2. Wafer Bonding(用两块! )

    不是要做夹心饼干一样的结构吗? 爷不差钱! 来两块!

    来两块!

    对硅2进行表面氧化

    对硅2进行氢离子注入

    翻面

    将氢离子层处理成气泡层

    切割掉多余部分

    成型! 再利用


    (原谅我直接视频截图了, 3D图 Visio真心画不出啊!!!)

    光刻

    离子注入

    微观图长这样:

    再次光刻 蚀刻

    撤去保护, 中间那个就是Fin

    门部位的多晶硅/高K介质生长

    门部位的氧化层生长

    长成这样

    源极 漏极制作(光刻 离子注入)

    初层金属/多晶硅贴片

    蚀刻 成型


    物理气相积淀长出表面金属层(因为是三维结构, 所有连线要在上部连出)


    机械打磨(对! 不打磨会导致金属层厚度不一致)

    成型!

    连线

    就大概酱紫...